Анотація.Запропоновано метод зменшення апаратурних витрат у логічній схемі композиційного мікропрограмного пристрою керування при реалізації на CPLD. Метод базується на наявності псевдоеквівалентних операторних лінійних ланцюгів, великого коефіцієнта об’єднання за входом у макрочарунок PAL та вільних виходів вбудованих блоків пам’яті мікросхем ПЛІС. Наведено приклад використання запропонованого методу. Проведені дослідження показали, що метод зменшує апаратурні витрати до 30 %.

Ключові слова: граф-схема алгоритму, пристрій керування, композиційний мікропрограмний пристрій керування, розділення кодів, програмовні логічні інтегральні схеми типу CPLD, адресація мікрокоманд.