Аннотация. Предложен метод уменьшения аппаратурных затрат в логической схеме композиционного микропрограммного устройства управления при реализации на CPLD. Метод основан на наличии псевдоэквивалентных операторных линейных цепей, большого коэффициента объединения по входу в макроячейку PAL и свободных выходов встроенных блоков памяти микросхем ПЛИС. Приведен пример использования предложенного метода. Проведенные исследования показали, что метод уменьшает аппаратурные затраты до 30%.

Ключевые слова: граф-схема алгоритма, устройство управления, композиционное микропрограммное устройство управления, разделение кодов, программируемые логические интегральные схемы типа CPLD, адресация микрокоманд.